量子アニーリング方式の限界？ NUMAがSMPにはなれない話に近いような…
本日、ITmediaに以下のような記事が載りました。
要するに量子アニーリング方式の量子コンピューターにはもう将来はない、という趣旨の内容です。
具体的に誰がどうと言わずに「海外は〜〜」というのは何やら出羽守っぽいのですが、主張の内容には頷ける点も多々あります。ただし、量子アニーリング方式に関しては、数年前はこんな記事もありました。（有料記事ですが読めるとこまで読んでみてください）
かなり限定的な条件ではあるものの、「1億倍高速」というのは衝撃的で、それまであったD-WAVEに対する疑念を払拭するに十分なインパクトがありました。
でも、この記事をよく読むと有料部分になるちょっと前に、Googleのエンジニア氏の発言として、以下のようなことが書かれています。
「現在のD-Waveの量子コンピュータは、量子ビットの相互接続の在り方に制約があるため、複雑な組み合わせ最適化問題を高速に解くことができない」
量子ビット間のインターコネクト（相互接続）が、全ての量子ビット間にあればよいのですが【 n (n - 1) / 2 個の接続が必要になります】、実際はそこまでは用意されておらず、それが量子アニーリングのアルゴリズムを実装する上での障害になるわけです。
この量子ビットのインターコネクト不足、あまり詳しい事はわからないのですが、どうやら簡単には解消できないようです。何千、何万もの量子ビットの全てを結ぶのは、電気回路の作りとしては相当に複雑になります。
マルチCPUシステムについてご存知の方なら、次のような例えがわかりやすいかもしれません。
SMPアーキテクチャ（正確に言うと、SMPのUMAアーキテクチャ）はCPU数が増えるとインターコネクトが複雑化し、性能上のボトルネックになることがあり、その解消のためにNUMAアーキテクチャ（正確に言うと、SMPのNUMAアーキテクチャ）を採用することがあります。
D-WAVEの量子アニーリングシステムでは、各量子ビットをSMP的に繋ぐことは諦めて、NUMAノード・クラスターの様に繋いでいます（結構乱暴な例えなので、専門家の方からは怒られるかも）。ただし、それが障害になって、量子アニーリングのアルゴリズム実装の自由度が大幅に下がってしまっている、という事情です。
何千ものCPUのSMPシステムを作ろうとすると、十分な性能を確保しながら、それらのインターコネクトを実装するのはほぼ不可能ですが、D-WAVEの量子ビット間インターコネクトも似たような理由で全量子ビットを直接繋ぐことが出来ないようです。
というわけで、量子アニーリング方式の限界については、個人的に現時点では説得力を感じています。少なくとも、何らかのブレークスルーがなければ、量子アニーリング方式の応用範囲が実用的にはならないように思います。
また、量子アニーリングの原理の肝に量子トンネル効果というのがあるのですが、量子アニーリング方式の説明を読むと、その量子トンネル効果が都合よく起こることが前提になってまして、「トンネル効果は確率的事象なのに、そんなに都合よく起こるのか？ 逆向きのトンネル効果だって起こりうるし、確率的にゼロに近いことだってあるし」と懐疑的だったりもします。
原理的な部分を疑っているのではなく、実用化する上で十分に確からしい計算が可能なのか、という意味です。
念のために付け加えると、量子アニーリング方式の量子コンピューターはやや亜流の量子コンピューターでして、応用範囲範囲が狭いことと引き換えに実装が比較的楽という特徴があります。一方、量子コンピューターの保守本流である量子ゲート方式は、応用範囲が広いのですが実装は非常に難しく、まだまだ研究室レベルでも極めて少ない量子ビット演算しか実現できていません。
今回のお話は、量子アニーリング方式の将来性に関するお話でした。
ともあれ、D-WAVEと量子アニーリング方式の今後については、注目して行きたいと思ってます。
